《關(guān)于加法器的研究》的論文
１數(shù)字串行加法器
在數(shù)字串行加法器中，字長為Ｗ的操作數(shù)被分為Ｐ個位寬為Ｎ（Ｎ能被Ｗ整除，Ｐ＝Ｗ／Ｎ）的數(shù)字，然后從低位開始相加，在Ｐ個時鐘內(nèi)完成加法操作。Ｐ個時鐘周期稱為一個采樣周期（ＳａｍｐｌｅＰｅｒｉｏｄ）。
Ｎ＝２的數(shù)字串行加法器結(jié)構(gòu)如圖１所示。如果輸入操作數(shù)的字長為８，那么串行加法器可以在４個時鐘周期內(nèi)完成加法運算。這個加法器只用了兩個全加器的資源，比一般的８ｂｉｔ行波進位加法器小。
數(shù)字串行加法器的控制也比較簡單，輸入移位寄存器完成并行－串行轉(zhuǎn)換功能，通過移位操作不斷為加法器提供位寬為Ｎ的操作數(shù)；Ｃｏｎｔｒｏｌ信號指示了新采樣周期的開始，此時ｃａｒｒｙ清零；輸出移位寄存器完成串行－并行轉(zhuǎn)換，輸出計算結(jié)果。
對于特定的輸入字長，通過選擇不同的Ｎ，可以實現(xiàn)速度、面積不同的數(shù)字串行加法器。這樣，設(shè)計者可以根據(jù)實際情況加以選擇，提高了設(shè)計的靈活性。
圖22bit全加器連接示意圖
２高速數(shù)字串行加法器在ＦＰＧＡ上的實現(xiàn)
由于數(shù)字串行加法器要用Ｐ個時鐘周期才能完成整個加法操作，因此其工作頻率必須足夠高。這樣，在ＦＰＧＡ上實現(xiàn)時，如何使串行加法器具有盡量高的工作頻率就將成為關(guān)鍵問題。下面以Ｘｉｌｉｎｘ公司的ＶｉｒｔｅｘＥ系列ＦＰＧＡ為例，說明如何設(shè)計高速數(shù)字串行加法器。
ＶｉｒｔｅｘＥ的一個ＣＬＢ（ＣｏｎｆｉｇｕｒａｂｌｅＬｏｇｉｃＢｌｏｃｋ）包含兩個ｓｌｉｃｅ，圖２為在一個ｓｌｉｃｅ上實現(xiàn)２ｂｉｔ全加器的`連接示意圖（不相關(guān)的邏輯已略去）。
數(shù)字串行加法器的結(jié)構(gòu)是行波進位加法器，因此必須盡量減小進位邏輯上的延遲。ＶｉｒｔｅｘＥ的ｓｌｉｃｅ中提供了專用的進位邏輯和布線，充分利用這些資源可以提高加法器的性能。
對ＶｉｒｔｅｘＥ系列，數(shù)字串行加法器應(yīng)選用奇數(shù)位寬，這是因為在ＶｉｒｔｅｘＥ中一個ｓｌｉｃｅ包括兩個ＬＵＴ(查找表)、兩個觸發(fā)器和一些其它的組合邏輯，因此使用一個ｓｌｉｃｅ剛好可以實現(xiàn)一個１ｂｉｔ的全加器，使用兩個ｓｌｉｃｅ可以實現(xiàn)一個３ｂｉｔ的全加器。如果要實現(xiàn)２ｂｉｔ的全加，則需要一個ｓｌｉｃｅ完成２ｂｉｔ的相加和保存，另外還需要一個ｓｌｉｃｅ中的一個寄存器用來存儲進位，這樣兩個ｓｌｉｃｅ整體的利用率就降低很多。數(shù)據(jù)位寬為２、４、６、８等偶數(shù)時都存在這樣的問題。圖３為Ｎ＝３時加法器的布局布線示意圖。由于專用的進位鏈布線資源僅存在于縱向的兩個ｓｌｉｃｅ之間，所以在實現(xiàn)３ｂｉｔ加法器時，使用縱向相鄰的兩個ｓｌｉｃｅ。
加法器的關(guān)鍵路徑在進位鏈上，其延時為：
ＴＣＫＯ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋ＴＢＸＣＹ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋ＴＣＫＣＹ
＝１．０＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋０．５４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋１．３
＝２．８４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ
式中，ＴＣＫＯ為ＤＦＦ的ＣＬＫ到ＸＱ／ＹＱ的延時，ＴＢＸＣＹ為ＢＸ到ＣＯＵＴ的延時，ＴＣＫＣＹ為ＣＩＮ到ＤＦＦ的建立時間。這些延時的數(shù)值可以從手冊獲得。連線延時包括＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ和＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ的延時。前者是進位鏈，延時為０;后者為普通連線，延時約為０．４７ｎｓ。因此，總延時約為３．３１ｎｓ，即工作頻率約為３００ＭＨｚ。
為了減小延時、提高工作頻率，使用ＦＰＧＡＥｄｉｔｏｒ?qū)Σ季植季�進行精確控制，并把加法器做成硬宏，有利于保證多次實例化時的性能。現(xiàn)將使用宏完成的設(shè)計和使用ＨＤＬ語言完成的設(shè)計在工作頻率上做一個比較。使用Ｖｉｒｔｅｘ５０Ｅ－６ｐｑ２４０器件、ｘｓｔ綜合器時，用宏完成的３ｂｉｔ數(shù)字串行加法器的最高工作頻率為３００ＭＨｚ，而用ＨＤＬ完成的相同設(shè)計的最高工作頻率只有１８６ＭＨｚ。這是由于設(shè)計用ＨＤＬ輸入時，布局布線工具用了３個ｓｌｉｃｅ，第一個ｓｌｉｃｅ完成２ｂｉｔ全加器，第二個ｓｌｉｃｅ完成１ｂｉｔ全加器，
第三個ｓｌｉｃｅ只用了內(nèi)部的一個觸發(fā)器來存儲進位，第一、二個ｓｌｉｃｅ之間用進位鏈連接，延時為０，但是第二、三個ｓｌｉｃｅ之間只能使用普通連線，而且第三個ｓｌｉｃｅ的輸入ＣＩＮ到觸發(fā)器的建立時間較大，因而影響了串行加法器的運行速度。
３數(shù)字串行加法器的應(yīng)用
數(shù)字串行加法器可以代替?zhèn)鹘y(tǒng)加法器用在濾波器、乘法器、累加器等電路的設(shè)計中，能大大減小資源占用。下面以在ＣＤＭＡ／ＷＣＤＭＡ系統(tǒng)中廣泛應(yīng)用的匹配濾波器為例說明數(shù)字串行加法器的應(yīng)用。
匹配濾波器是一種無源相關(guān)技術(shù)，它可以快速實現(xiàn)相關(guān)器的功能。匹配濾波器的沖激響應(yīng)為：
h(ｔ)＝ｓ(Ｔ－ｔ)(０≤ｔ≤Ｔ)
設(shè)ｓ(ｔ)為輸入波形，則其輸出波形為:
可知濾波輸出Ｒ(ｔ－Ｔ)是輸入信號的自相關(guān)函數(shù)。
在ＣＤＭＡ、ＷＣＤＭＡ等系統(tǒng)中，匹配濾波使用本地碼系列來匹配輸入到接收機的采樣數(shù)據(jù)。在濾波器中，本地碼序列與接收數(shù)據(jù)進行相乘、求和操作，得到相關(guān)值，相關(guān)值越大說明相關(guān)程度越高。其工作過程如圖４所示。匹配濾波器可以使用移位寄存器和加法器來實現(xiàn)，結(jié)構(gòu)如圖５所示，其中，濾波器的系數(shù)因子ｈ(ｎ)為本地碼序列，輸入ｘ(ｎ)為接收數(shù)據(jù)，數(shù)據(jù)每移位一次，濾波器計算一次輸出結(jié)果。當移動到兩個序列相位對齊時，就產(chǎn)生一個相關(guān)峰值輸出。
系統(tǒng)對匹配濾波的設(shè)計要求是：匹配長度為２５６，輸入四路數(shù)據(jù)，每一路經(jīng)過７ｂｉｔ量化、速率為７．６８ＭＨｚ，即濾波器的處理速度為４×７．６８＝３０．７２ＭＨｚ。對于這樣一個匹配濾波器，有很多種實現(xiàn)方法，例如在高速率下可以通過旋轉(zhuǎn)數(shù)據(jù)／旋轉(zhuǎn)本地碼序列或者通過動態(tài)、靜態(tài)數(shù)據(jù)互換來簡化設(shè)計。這些方法都用到一個比較大型的加法樹，如果用一般加法器實現(xiàn)，將占用大量的資源，因此有必要加以改進。
設(shè)計中用到的加法樹有２５６個７ｂｉｔ輸入，計算結(jié)果為１５ｂｉｔ。采用一般加法器實現(xiàn)的結(jié)構(gòu)如圖６(ａ)所示，在ＶｉｒｔｅｘＥ中約占１１００個ｓｌｉｃｅ，資源消耗過大。為了減小資源消耗、提高設(shè)計密度，使用上述３ｂｉｔ數(shù)字串行加法器對加法樹進行改進，改進后的結(jié)構(gòu)如圖６(ｂ)所示。由于減小了加法器的運算寬度，大大降低了使用的邏輯資源，整個加法樹大約只用５１２個ｓｌｉｃｅ。
使用數(shù)字串行加法樹完成加法運算需要的時鐘周期與加法器的位寬有關(guān)，增加加法器的位寬可以減小運算需要的時鐘周期、提高濾波器的數(shù)據(jù)吞吐量，但是也增加了硬件資源的消耗。所以在處理能力滿足的條件下，應(yīng)該選擇比較小的位寬。列出了用不同位寬的數(shù)字串行加法器實現(xiàn)的加法樹的工作頻率和占用資源，選用器件為ＸＣＶ２００Ｅ－６ＢＧ３５２，綜合工具為ＸＳＴ。
對于本設(shè)計，如果使用１ｂｉｔ的數(shù)字串行加法器，數(shù)據(jù)經(jīng)過加法樹之后從７ｂｉｔ擴展成１５ｂｉｔ，所以數(shù)據(jù)完全輸出需要１５個時鐘周期。根據(jù)這些要求，為了使得濾波器達到３０．７２ＭＨｚ的處理速度，１ｂｉｔ的串行加法器必須工作在１５×３０．７２＝４６０．８ＭＨｚ。如果使用３ｂｉｔ串行加法器，數(shù)據(jù)完全輸出需要１５／３個時鐘周期，即加法器的工作頻率應(yīng)為５×３０．７２＝１５３．６ＭＨｚ。３ｂｉｔ的數(shù)字串行加法樹可以滿足設(shè)計要求，而資源占用是一般加法樹的５０％。
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